Onderzoekers presenteerden vorige week op de IEEE Electronic Components and Technology Conference (ECTC) de nieuwste technologie die cruciaal wordt voor high-end processors en geheugen. De technologie, ook wel hybride interconnect genoemd, stapelt twee of meer chips op elkaar in hetzelfde pakket, waardoor chipmakers het aantal transistors in hun processors en geheugen kunnen vergroten, ondanks een algemene vertraging in het tempo van de traditionele transistorassemblage, ooit gedefinieerd door de wet van Moore. . Onderzoeksgroepen van grote chipfabrikanten en universiteiten hebben een reeks zwaarbevochten verbeteringen aangetoond, waarbij verschillende – waaronder Applied Materials, Imec, Intel en Sony – resultaten laten zien die zouden kunnen leiden tot een recorddichtheid van 3D-composietchipverbindingen van ongeveer 7 miljoen links in een vierkante millimeter silicium.
Al deze verbindingen zijn nodig vanwege de nieuwe aard van de vooruitgang op het gebied van halfgeleiders, vertelde Yi Shi van Intel aan ingenieurs bij ECTC. Zoals uitgelegd door Ann Kelleher, General Manager Technology Development van Intel IEEE-spectrum In 2022 wordt de wet van Moore nu aangedreven door een concept genaamd System Technology Co-optimization, of STCO. Bij STCO worden chipfuncties zoals cache, I/O en logica gescheiden en gebouwd met behulp van de beste productietechnologie voor elk. Hybride bonding en andere geavanceerde verpakkingstechnologieën kunnen ze vervolgens weer in elkaar zetten om als één stuk silicium te werken. Maar dat kan alleen gebeuren met een hoge dichtheid aan verbindingen die delen tussen stukjes silicium kunnen schakelen met weinig latentie of stroomverbruik.
Hybride bonding is niet de enige geavanceerde verpakkingstechnologie die wordt gebruikt, maar biedt de hoogste dichtheid aan verticale verbindingen. En het domineerde ECTC, goed voor ongeveer een vijfde van het gepresenteerde onderzoek, volgens Chris Scanlan, senior vice-president technologie bij Besa, wiens instrumenten achter verschillende ontdekkingen stonden.
“Het is moeilijk te zeggen wat de limiet zal zijn. De zaken gaan heel snel.”
—Jean-Charles Souriau, CEA Fly
Bij hybride verbindingen worden aan de bovenzijde van elke chip koperen kussentjes gemaakt. Het koper is omgeven door isolatie, meestal siliciumoxide, en de kussens zelf zijn enigszins verzonken ten opzichte van het oppervlak van de isolatie. Nadat het oxide chemisch is gemodificeerd, worden de twee chips vervolgens face-to-face tegen elkaar gedrukt, zodat de verzonken pads op één lijn liggen. Deze sandwich wordt vervolgens langzaam verwarmd, waardoor het koper over de opening uitzet en de twee chips met elkaar verbindt.
Hybride binding kan individuele chips van één formaat aan een wafer vol chips van groter formaat bevestigen of worden gebruikt om twee volledige wafers met chips van dezelfde grootte aan elkaar te hechten. Mede dankzij het gebruik ervan in camerachips is laatstgenoemde een volwassener proces dan de eerste. Imec heeft bijvoorbeeld enkele van de dichtste wafer-op-wafer (WoW)-verbindingen ooit gerapporteerd, met een verbindingsafstand (of steek) van slechts 400 nanometer. Hetzelfde onderzoekscentrum beheerde een pitch van 2 micrometer voor een chip-on-wafer (CoW)-scenario. (Commerciële chips hebben tegenwoordig verbindingen die ongeveer 9 μm uit elkaar liggen.)
Hybride binding begint met de vorming van verzonken koperen pads bovenop de chip [top]. Het omringende oxide-diëlektrische materiaal hecht zich wanneer de twee chips tegen elkaar worden gedrukt [middle]. Door gloeien zet het koper uit en ontstaat er een geleidende verbinding [bottom].
“Met de beschikbare apparatuur is het gemakkelijker om een wafer op een wafer uit te lijnen dan een chip op een wafer. De meeste micro-elektronicaprocessen zijn gemaakt voor [full] wafels”, zegt Jean-Charles Souriau, wetenschappelijk leider op het gebied van integratie en verpakking bij de Franse onderzoeksorganisatie CEA Leti. Het is echter chip-to-wafer (of die-to-wafer) die indruk heeft gemaakt in high-end processors zoals AMD’s Epyc-lijn, waar de techniek wordt gebruikt om rekenkernen en cachegeheugen in zijn geavanceerde CPU’s te assembleren. en AI-versnellers.
De onderzoekers pleitten voor steeds strakkere hellingen voor beide scenario’s en concentreerden zich op het gedeeltelijk vlakker maken van de oppervlakken, het beter hechten van de verbonden tegels en het verminderen van de tijd en complexiteit van het hele proces. Als we dit goed doen, kan dit uiteindelijk betekenen dat er een revolutie in het chipontwerp mogelijk wordt gemaakt.
Wauw, dat zijn een paar krappe velden
Bij het wafer-op-wafer (WoW)-onderzoek dat de smalste steek (500 nm tot 360 nm) rapporteerde, werd veel aandacht besteed aan één ding: vlakheid. Om twee wafers met een nauwkeurigheid van 100 nm te verbinden, moet de hele wafer vrijwel perfect vlak zijn. Als het gebogen of kromgetrokken is, zullen de hele stukken materiaal niet bij elkaar komen.
Waferuitlijning is het werk van een proces dat chemisch-mechanische planarisatie of CMP wordt genoemd. Dit is van cruciaal belang voor de chipproductie in het algemeen, vooral voor de delen van het proces die de verbindingslagen boven de transistors produceren.
“CMP is een belangrijke parameter die we moeten controleren voor hybride bonding”, zegt Souriau. De resultaten die deze week op ECTC werden gepresenteerd, brachten CMP naar een ander niveau, niet alleen door over de hele linie af te vlakken, maar ook door slechts enkele nanometers rondheid op de isolatie tussen de koperen kussentjes te verminderen om betere verbindingen te garanderen.
Ander onderzoek heeft zich erop gericht ervoor te zorgen dat die afgeplatte delen sterk genoeg aan elkaar blijven kleven door te experimenteren met verschillende oppervlaktematerialen zoals siliciumcarbonitride in plaats van siliciumoxide of door verschillende schema’s te gebruiken voor chemische oppervlakteactivering. Wanneer de wafels of matrijzen tegen elkaar worden gedrukt, worden ze in eerste instantie op hun plaats gehouden door relatief zwakke waterstofbruggen, en het gaat erom ervoor te zorgen dat alles op zijn plaats blijft tussen het verbinden en de daaropvolgende stappen. De gebonden wafers en chips worden vervolgens langzaam verwarmd (een proces dat gloeien wordt genoemd) om sterkere chemische bindingen te vormen. Hoe sterk deze verbindingen zijn – en hoe je ze kunt achterhalen – is het onderwerp geweest van veel onderzoek bij ECTC.
Een deel van die uiteindelijke verbindingssterkte zou ook afkomstig zijn van de koperverbindingen. Bij de uitgloeistap wordt koper over de opening verspreid om een geleidende brug te vormen. Het beheersen van de omvang van dat gat is van cruciaal belang, legt Seung Ho Hahn van Samsung uit. Te veel opening en het koper hecht zich niet. Te weinig en het zal de wafels scheiden. Het is een kwestie van nanometers, en Hahn rapporteerde onderzoek naar een nieuw chemisch proces dat hoopt het goed te doen door koper atoomlaag voor atoomlaag te etsen.
Ook de kwaliteit van de verbinding telt. Zelfs nadat het koper is geëxpandeerd, laten de meeste schema’s zien dat de korrelgrenzen van het metaal niet van de ene naar de andere kant oversteken. Een dergelijke kruising vermindert de elektrische weerstand van de verbinding en zou de betrouwbaarheid ervan moeten vergroten. Onderzoekers van de Tohoku Universiteit in Japan hebben een nieuwe metallurgische blauwdruk gerapporteerd die eindelijk grote, enkele koperkorrels zou kunnen genereren die de grens oversteken. “Dit is een drastische verandering”, zegt Takafumi Fukushima, universitair hoofddocent aan de Tohoku Universiteit. “Nu analyseren we wat eraan ten grondslag ligt.”
“Ik denk dat het mogelijk is om met deze technologie meer dan twintig lagen te maken.”
—Hyeonmin Lee, Samsung
Andere experimenten waren gericht op het vereenvoudigen van het hybride bindingsproces. Verschillende hebben geprobeerd de gloeitemperatuur die nodig is om de bindingen te vormen te verlagen – doorgaans rond de 300 °C – gemotiveerd door het potentieel om het risico op chipschade door langdurige verhitting te verminderen. Onderzoekers van Applied Materials hebben een doorbraak gepresenteerd in een methode om de tijd die nodig is voor het uitgloeien radicaal te verminderen – van uren naar slechts 5 minuten.
Koeien die uitblinken in de wei
Hybride chip-op-wafer (CoW)-binding is op dit moment nuttiger voor de industrie: het stelt chipmakers in staat chips van verschillende groottes op elkaar te stapelen en elke chip te testen voordat deze aan een andere wordt gekoppeld, om er zeker van te zijn dat ze niet leiden tot een fatale mislukking. een set CPU’s met één nadeel.
Maar CoW komt met alle moeilijkheden van WoW en minder opties om ze te verzachten. CMP is bijvoorbeeld ontworpen om wafels plat te maken, niet voor individuele mallen. Als de matrijzen eenmaal uit de broodplank zijn gesneden en getest, kan er weinig meer worden gedaan om de hechtbaarheid ervan te verbeteren.
Toch rapporteerde Intel CoW-hybride verbindingen met een pitch van 3 μm en Imec beheerde 2 μm, voornamelijk door de transfermatrijzen erg plat te maken terwijl ze nog steeds aan het substraat vastzitten en ze in de toekomst extra schoon te houden. De inspanningen van beide groepen maakten gebruik van plasma-etsen om de mal te snijden in plaats van de gebruikelijke methode, waarbij een gespecialiseerd mes wordt gebruikt. Plasma zal niet leiden tot barsten in de randen, waardoor vuil ontstaat dat verbindingen verstoort. Het stelde de Imec-groep ook in staat de mal vorm te geven, waardoor afgeschuinde hoeken ontstonden die de mechanische spanning verlichtten die de verbindingen zou kunnen verbreken.
CoW-hybride connectiviteit zal van cruciaal belang zijn voor de toekomst van geheugen met hoge bandbreedte (HBM), zeggen verschillende onderzoekers
IEEE-spectrum. De HBM is een stapel DRAM bovenop de besturingslogica-chip – momenteel 8 tot 12 dies-high. Vaak gehuisvest in hetzelfde pakket als een high-end GPU, is HBM van cruciaal belang voor het leveren van de tsunami aan gegevens die nodig zijn om grote taalmodellen zoals ChatGPT uit te voeren. Tegenwoordig worden HBM-matrijzen geassembleerd met behulp van de zogenaamde microbump-technologie, waarbij tussen elke laag kleine soldeerbolletjes worden omgeven door een organische vulstof.
Maar nu AI de vraag naar geheugen nog verder doet toenemen, willen DRAM-makers twintig of meer lagen in HBM-chips inbouwen. Kleine volumestoten betekenen echter dat deze stapels binnenkort te groot zullen zijn om in een pakket met GPU’s te passen. Hybride binding zou niet alleen de hoogte van de HBM verminderen, maar zou ook de verwijdering van overtollige warmte uit de verpakking moeten vergemakkelijken, omdat er minder thermische weerstand tussen de lagen is.
Een WoW-hoogte van 200 nanometer is niet alleen mogelijk, maar ook wenselijk.
Bij ECTC hebben Samsung-ingenieurs gedemonstreerd dat het hybride verbindingsschema een 16-laags HBM-stack kan maken. “Ik denk dat het mogelijk is om met deze technologie meer dan twintig lagen te maken”, zegt Hyeonmin Lee, senior engineer bij Samsung.
Een andere nieuwe CoW-technologie zou kunnen helpen hybride connectiviteit naar geheugen met hoge bandbreedte te brengen. Hoewel ze bij ECTC geen onderzoek hiernaar presenteerden, werken onderzoekers van CEA Leti aan zogenaamde self-alignment-technologie, zegt Souriau. Dit zou helpen bij het veiligstellen van CoW-obligaties met behulp van chemische processen. Sommige delen van elk oppervlak zouden hydrofoob en andere hydrofiel zijn, wat resulteert in oppervlakken die automatisch op hun plaats glijden.
Bij ECTC rapporteerden onderzoekers van Tohoku University en Yamaha Robotics werk aan een soortgelijk schema, waarbij ze de oppervlaktespanning van water gebruikten om pads van 5 μm op experimentele DRAM-chips uit te lijnen met een nauwkeurigheid van beter dan 50 nm.
Hoe ver kan hybride bonding gaan?
Onderzoekers zullen vrijwel zeker de stap van hybride verbindingen blijven zetten. Een WoW-stap van 200 nm is niet alleen mogelijk maar ook wenselijk, vertelde Han-Jong Chia, programmamanager van pathfinding-systemen bij Taiwan Semiconductor Manufacturing Co., aan ingenieurs bij ECTC. Binnen twee jaar is TSMC van plan een technologie te introduceren die backside power supply wordt genoemd. (Intel is van plan dit later dit jaar te doen.) Het is een technologie die de granulaire energieleveringsverbindingen van de chip onder het silicium plaatst in plaats van erboven. Door ze uit de weg te houden, kunnen de hoogste interconnectieniveaus beter worden aangesloten op kleinere hybride pads, berekenen TSMC-onderzoekers. Stroomafgifte aan de achterkant met 200 nm bonding pads zou de capaciteit van de 3D-verbindingen zo sterk verminderen dat het product van energie-efficiëntie en signaalvertraging maar liefst negen keer groter zou zijn dan wat kan worden bereikt met 400 nm bonding pads.
Op een bepaald moment in de toekomst, als de verbindingsstappen nog verder worden verkleind, oppert Chia, kan het praktisch worden om de circuitblokken zo te ‘vouwen’ dat ze op twee wafers worden gebouwd. Op deze manier kunnen sommige van de langere verbindingen binnen een blok worden ingekort door een verticaal pad, waardoor berekeningen mogelijk worden versneld en het energieverbruik wordt verminderd.
En hybride connectiviteit hoeft niet beperkt te blijven tot silicium. “Er is tegenwoordig veel ontwikkeling op het gebied van silicium-op-siliciumwafels, maar we willen ook een hybride verbinding maken tussen galliumnitride en siliciumwafels en glaswafels… al met al”, vertelt CEA’s Souriau aan Leti. Zijn organisatie presenteerde zelfs onderzoek naar hybride binding voor kwantumcomputerchips, waarbij supergeleidend niobium in plaats van koper wordt uitgelijnd en gebonden.
“Het is moeilijk te zeggen wat de limiet zal zijn”, zegt Souriau. “De zaken gaan heel snel.”
Uit artikelen op uw website
Gerelateerde artikelen op internet